据韩媒ZDNET援引业内人士消息，SK海力士最近通过其位于圣何塞的美国子公司招聘3D堆叠式DRAM逻辑设计工程师。

据悉，3D堆叠式DRAM逻辑芯片设计是一种尖端的堆叠技术，它将DRAM直接垂直堆叠在逻辑半导体（系统半导体）之上。该技术主要面向端侧AI市场进行研发，预计在生成式AI之后的物理AI时代，该技术将成为采用端侧部署方式的边缘AI设备的核心半导体技术。

端侧人工智能同时要求高内存带宽与低功耗特性，堆叠封装（PoP）架构在性能实现方面存在一定局限。相较于单纯将两颗芯片上下堆叠的堆叠封装技术（PoP，Package-on-Package），3D堆叠DRAM技术能够大幅缩短芯片之间的连接距离，并可在同等面积内实现更多的数据传输通道，借此降低数据传输延迟，并提升能效与空间利用率。

报道称，SK海力士正加速研发3D堆叠式DRAM，并已和特定客户建立合作关系，推进相关技术的落地应用。