在推进下一代高带宽内存（HBM）技术的过程中，三星电子与SK海力士正面临一项关键抉择——是否全面导入“混合键合（Hybrid Bonding）”技术。尽管该技术优势显著，但由于当前HBM对“减薄”和“散热”的迫切需求有所降低，两大巨头的推进步伐变得愈发谨慎。不过，业界普遍预计，随着未来HBM输入/输出（I/O）端子数量的爆发式增长，混合键合技术的引入仍将被提上日程，短期（HBM4/HBM4E 前期 12 层版本）仍依靠 TC 键合 + 独立散热方案过渡。

技术落地不及预期，量产节点或将推迟

据韩媒引述业界消息，下一代HBM全面应用混合键合技术的时间点，可能会晚于此前的预期。此前，市场曾乐观预测该技术有望在第六代HBM（HBM4）中落地，但受限于技术难度等因素，这一愿景未能如期实现。

目前，三星电子和SK海力士等头部厂商仍在持续推进混合键合的研发。现阶段HBM量产主要采用的是热压（TC）键合技术，即通过在DRAM芯片之间添加微小的凸起（Bump）和起支撑作用的底部填充胶（Underfill），再利用热力和压力进行连接。

相比之下，混合键合技术能够直接将各DRAM的铜布线相连。由于无需使用凸起，该技术不仅能有效降低HBM的整体厚度，还能显著提升散热性能和电力效率，并实现更高密度的I/O连接。然而，从目前的进展来看，三星和SK海力士在HBM4上依然选择了传统的TC键合。行业预判混合键合最快落地于 16 层版本 HBM4E（HBM4 加强迭代款）

减薄与散热需求降低，成技术延后主因

为何业界对混合键合的态度趋于保守？主要原因在于该技术最核心的两大优势——“降低HBM厚度”和“改善散热”，在当前阶段的需求有所减弱。

在厚度方面，行业标准正逐渐放宽。第五代HBM（HBM3E）的标准厚度为720微米，而到了HBM4，这一标准已上调至775微米（主要因为DRAM堆叠层数从8层/12层增加到了12层/16层）。据悉，JEDEC目前正在讨论进一步放宽下一代20层HBM5的厚度标准，允许其达到900至1000微米。厚度标准的放宽，意味着厂商无需将DRAM间距压缩到极致，从而减轻了对键合技术的严苛要求。

此外，英伟达等核心客户对超高堆叠HBM的需求出现放缓，也成为一大变量。据行业内部人士透露：“目前客户与内存厂商之间关于16层HBM的讨论并不活跃，HBM4E的主力产品大概率仍将是12层版本。”

另辟蹊径：独立散热方案或于HBM5登场

混合键合的另一大优势是去除导热率较低的底部填充胶，从而改善HBM散热。但三星和SK海力士近期已研发出替代方案：在HBM旁边额外配置独立的散热组件。三星将其称为“热阻断导热块（Heat Path Block）”，SK海力士则称之为“iHBM（ICE HBM）”。目前，两家公司均在为HBM5导入该技术进行测试。

一位封装行业人士表示：“实现散热组件并将其布置在HBM核心裸片旁边，在技术上并无太大障碍，商业化落地难度不高。对内存厂商而言，这是一个更为稳妥的选择。”

着眼未来：I/O数量激增将倒逼技术升级

尽管短期内面临阻力，但三星和SK海力士对混合键合的研发并未停歇。业界指出，一旦下一代HBM的I/O数量大幅增加且密度提升，混合键合将成为必选项。

以HBM4为例，其I/O数量较上一代HBM3E翻倍，达到了2048个。这要求HBM内部间距必须大幅缩小。由于传统TC键合在加热时凸起会向四周扩散，已难以满足更高I/O密度的制造需求。

从中长期来看，业界正在讨论从HBM5E开始，将I/O数量再次翻倍至4096个，届时I/O间距将变得极其狭窄，引入混合键合技术将变得绝对必要。